從制造商的立場來看，除非實現矽穿孔(TSV)所增加的成本以及隨之而來的所有工藝步驟都能夠因爲芯片性能優勢而得到大部分的補償，或是工藝與材料成本大幅降低，才可能加速3D IC的量産。

　　因此，在今年初于法國舉行的歐洲3D TSV高峰會上，提到一個重要的問題是，如何才能將擁有成本平均分配到整個供應鏈?

　　該由誰來制造TSV?

　　針對非MEMS IC，TSV也必須進一步微縮，這是因爲如果你的TSV“排除區域”(Keep-out zone)耗用太多優質芯片面積的話，進展到下一代節點也並不一定有意義。由于這些工藝需要的設備組合通常只在晶圓廠中才有，因此TSV的整合理想上應該由代工廠來完成，不過委外半導體組裝與測試(OSAT)服務供貨商也有機會在某種程度上參與。此外，有些電路板(PCB)制造商也考慮在PCB基板中嵌入芯片，以主動矽中介層的形式實現2.5D整合。

　　除了當前經濟環境可能限制TSV在短期內量産，市調公司Gartner首席産業分析師Mark Stromberg預期，TSV市場還將面臨資金成本議題，從而限制了有能力建置這項技術的業者數量。這主要來自于增加的資本與材料成本，以及越來越多的工藝步驟。“在過渡到10nm節點時，系統設計將需要利用TSV技術，”不過，Stromberg強調，屆時將會因爲需要的龐大資本支出而減緩市場上僅存幾家主導IDM、代工廠以及一線半導體封裝測試服務(SATS)供貨商之間的市場競爭。

　　Silver進一步指出：“在代工廠、OSAT和IDM競相搶占510億美元的芯片組裝與測試市場之際，預計未來將會看到更多的並購發生。隨著封裝技術變得越來越先進，特別是在晶圓級，前端工藝與後端封裝之間將會發生重新整並與融合。”

　　台積電(TSMC)泛歐地區(EMEA)副總裁Miekei Ieong介紹該公司的CoWoS(芯片-晶圓-基板)整合型芯片服務，利用次微米級矽中介層以TSV技術將多個芯片整合于單一封裝中。該公司可提供CoWoS量産同質組件，並表示已經展示了異質CoWoS。該512bit Wide I/O DRAM測試芯片作業于200MHz核心頻率，在全速作業模式時甚至可過載高達285MHz。

　　

圖1：台積電通過CoWos技術以28HPM工藝量産異質3D IC

　　“我們的1024bit CoWoS DRAM可驅動至1GHz，支持達128GB/s的頻帶，”Ieong表示，該公司並計劃在今年第四季以前量産菊鏈式連接6顆芯片的高帶寬內存。

　　針對較大的CoWoS組件，台積電已在60×60mm的基板上展示了26×48mm的矽中介層。該公司表示在28nm邏輯芯片上堆棧內存已經准備就緒，也爲客戶的測試載具設計與功能性驗證規劃了TSV設計規則。

　　Global Foundries負責封裝技術研發的Michael Thiele透露，該公司已在紐約州Malta的Fab 8廠安裝好TSV産線了，能以TSV爲20nm器件以及未來的14nm器件特性進行整合。該公司同時也在其于新加坡的Fab 7廠安裝300mm TSV産線，用于制造矽中介層，以及在德國Dresden的Fab 1廠增加以TSV整合28nm器件特性。

　　“在考慮2.5D産品量産時，客戶通常期望代工廠能提出具代表性的測試載具及其所提供的系統級量化數據，”因此，Thiele表示Global Foundries爲此采取雙管齊下的途徑，一方面利用可共享研發細節的外部測試載具，另一方面也建立自家的內部測試載具。

　　因此，該公司同時透過OSAT合作夥伴以及自家公司內部開發矽中介層與微柱互連。但是，Thiele強調，良率不足以及供應鏈延遲，都可能中止該技術應用，特別是如果未能在供應鏈中清楚定義出産量的所有權分配。針對雷射鑽孔與填充TSV穿孔、暫時性晶圓鍵合與去鍵合，以及矽穿孔露出等關鍵制程步驟進一步降低成本，是3D IC得以落實大衆市場的另一個必備條件。

　　降低材料與工藝成本

　　新加坡科技研究局旗下微電子研究院(A-star Institute of Microelectronics;IME)産業開發總監Surya Bhattacharya則認爲“後端工藝”(BEOL)與薄晶圓處理(包括暫時性晶圓鍵合與去鍵合-TBDB)，才是3D IC組件的真正成本問題。他估計，由此所增加的工藝本身就占掉整體器件總成本的一半左右。

　　Bhattacharya大幅削減成本的方法在于利用厚光電介質(聚合物)中的低成本多層銅線路重布電鍍(Cu RDL)，它僅需使用更少的工藝步驟，省略了CMP步驟與電介質蝕刻。IME已經開發出光阻材料，同時展示針對5/5μm與3/3μm等不同線寬與間距的Cu RDL制造以及介電層之間的三個金屬層。

　　銅線路重布電鍍層具有3μm線寬與6μm聚合物間距，能夠在10mm互連導線上支持20Gbit/s信號，相形之下，采用鑲嵌結構的昂貴1μm線寬銅線路，在4μm間距時只能支持7.5Gbit/s。IME還嘗試在聚合物中采用2μm細銅導線，計劃在2016年以前實現0.5μm線寬，以持續其與先進TSV的競爭力。

　　Bhattacharya透露，這種方法最重要的是利用“無載片(carrier-less)”技術，以避免或減少TBDB步驟;在芯片到晶圓鍵合與縫隙填充之後，整個晶圓由于背側矽穿孔露出而進行覆蓋成型與翻轉，並直接由環氧模型樹脂(EMC)維持。


　　總之，移除後端的Cu RDL沈積工藝與TBDB步驟後，Bhattacharya粗估，這種晶圓級工藝的成本可大幅削減40%~50%。

　　美商應用材料(Applied Materials)矽系統事業群封裝技術與先進産品技術開發管理總監Sesh Ramaswami認同這一工藝，並表示，“從銅鑲嵌結構過渡到在有機層上實現Cu RDL，則可以減少約15%至20%的工藝成本。”

　　縮短冗長又昂貴的CMP工藝方法之一在于調整這種矽穿孔的生長及隨之而來的矽穿孔露出步驟，以便在矽穿孔露出時停止蝕刻，使CMP期間僅需移除很少材料，以開啓與修整矽穿孔至晶圓表面。

　　Tel Nexx工藝技術總監Steve Golovato則針對利用適形阻障-晶種(barrier-seed)層沈積的高深寬比TSV建置進行擁有成本分析。相較于利用離子化物理氣相沈積(I-PVD)阻障-晶種層沈積方式可能導致材料在矽穿孔上造成過度負擔(而需要進行更多CMP加以移除)，Golovato表示，業界可以利用這種特殊的TSV填充來限制CMP的成本。

　　I-PVD阻障-晶種層沈積　完美的適形阻障-晶種層沈積

　　更有趣的是，Golovato預計，該公司的無電解銅適形阻障-晶種層沈積技術的TSV深寬比約20，可在晶圓級時實現比I-PVD更低50%的成本。

　　精確矽穿孔露出

　　SPTS營銷副總裁David Butler則著眼于利用優化矽穿孔露出步驟，盡可能地使CMP步驟減至最少。根據Butler指出，SPTS已經開發出“深反應離子蝕刻(DRIE)”設備，能夠實現高達4.7μm/mn的蝕刻速率與±3.0%的均勻度，比競爭設備的蝕刻速率更快兩倍，同時也較濕式蝕刻途徑更快4倍。

　　另一項重要的進展是SPTS的ReVia原位穿孔露出端點偵測技術。該自動光學分析系統以紅外線(IR)幹涉測量法爲基礎，偵測正在晶圓表面進行蝕刻的一組穿孔，並能在偵測到矽穿孔尖端出現時，停止矽穿孔露出工藝，從而實現僅高于表面1μm的均勻露出高度。

　　這將有助于避免昂貴的重複作業、矽穿孔未完全露出時必須進行更多的蝕刻作業，或是晶圓過度蝕刻造成的量産議題等。該公司還爲蝕刻作業建置了雙重來源調整，讓設備能以放射狀在整個晶圓上嚴密控制蝕刻過程。這可在進行晶圓削薄步驟後，用于補償芯片厚度變異。最後，SPTS還介紹其下一代蝕刻設備Rapier XE，能夠以完全可調整的放射狀方式實現高達9μm/mn的蝕刻速率，可望提高4倍的生産力。

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